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DSP的電磁兼容性問題探討

1 引言


自從20世紀80年代初期第一片數字信號處理器芯片(DSP)問世以來,DSP就以數字器件特有的穩定性、可重複性、可大規模集成、特別是可編程性和易於實現自適應處理等特點,給數字信號處理的發展帶來了巨大機遇,應用領域廣闊。但由於DSP是一個相當複雜、種類繁多並有許多分係統的數、模混合係統,所以來自外部的電磁輻射以及內部元器件之間、分係統之間和各傳輸通道間的竄擾對DSP及其數據信息所產生的幹擾,己嚴重地威脅著其工作的穩定性、可靠性和安全性[1]。據統計,幹擾引起的DSP事故占其總事故的90%左右。同時DSP又不可避免地向外輻射電磁波,對環境中的人體、設備產生幹擾、妨礙或損傷。並且隨著DSP運算速度的提高,能夠實時處理的信號帶寬也大大增加,它的研究重點也轉到了高速、實時應用方麵。但正是這樣,它的電磁兼容性問題也就越來越突出了,本文在DSP的電磁兼容性問題方麵進行了一些探討。


2 DSP硬件方麵的電磁兼容性


電磁兼容性(EMC)包含係統的發射和敏感度兩方麵的問題。假若幹擾不能完全消除,也要使幹擾減少到最小。如果一個DSP係統符合下麵三個條件,則該係統是電磁兼容的。(1) 對其它係統不產生幹擾;(2) 對其它係統的發射不敏感;(3) 對係統本身不產生幹擾。


2.1 DSP中的幹擾主要來源


電磁幹擾是通過導體或通過輻射產生的,很多電磁發射源,如光照、繼電器、DC 電機和日光燈都可引起幹擾。AC電源線、互連電纜、金屬電纜和子係統的內部電路也都可能產生輻射或接收到不希望的信號。在高速數字電路中,時鍾電路通常是寬帶噪聲的最大產生源。在快速DSP係統中,這些電路可產生高達300MHz 的諧波失真信號,在係統中應該把它們除掉。在數字電路中,最容易受影響的是複位線、中斷線和控製線。


2.2 DSP中的傳導性幹擾


一種最明顯能引起電路噪聲的傳播路徑是經過導體。一條穿過噪聲環境的導線可撿拾噪聲,並把噪聲送到另外電路而引起幹擾。設計人員必須避免導線撿拾噪聲,如噪聲通過電源線進入電路後,若電源本身或連接到電源的其它電路是幹擾源,則在電源線進入電路之前必須對其去耦。


2.3 DSP中的共阻抗耦合問題


當來自兩個不同電路的電流流經一個公共阻抗時就會產生共阻抗耦合。阻抗上的壓降由兩個電路決定。來自兩個電路的地電流流經共地阻抗,電路 1的地電位被地電流2調製,噪聲信號或DC補償經共地阻抗從電路2耦合到電路1。


2.4 DSP中的輻射耦合問題


經輻射產生的耦合通稱串擾。串擾是由電流流經導體時產生的電磁場引起的,電磁場會在鄰近的導體中感應出瞬態電流。


2.5 DSP中的輻射現象


輻射有兩種基本類型:差分(DM)和共模(CM)兩種模式。共模輻射或單極天線輻射是由無意的壓降引起的,它使電路中所有的地連接抬高到係統地電位之上。就電場大小而言,CM輻射是比 DM輻射更為嚴重的問題。為使CM輻射最小,必須用切合實際的設計使共模電流降到零。


2.6 影響EMC的因數


(1)電壓:電源電壓越高,意味著電壓振幅越大而發射就更多,而低電源電壓影響敏感度。

(2)頻率:高頻信號與周期性信號會產生更多的輻射。在高頻數字係統中,當器件處於開關狀態時將產生電流尖峰信號;在模擬係統中,當負載電流變化時也將產生電流尖峰信號。

(3)接地:在電路設計中,沒有比采用可靠和完美的地線連接方式更重要的事情了,在所有EMC問題中,大部分問題是由不適當的接地引起的。有單點、多點和混合三種信號接地方法。在頻率低於1MHz時可采用單點接地方法;在高頻應用中,最好采用多點接地;混合接地是低頻用單點接地和高頻用多點接地方法的結合。但高頻數字電路和低電平模擬電路的地回路絕對不能混合。

(4)PCB設計:適當的印刷電路板(PCB)布線對防止電磁幹擾至關重要。

(5)電源去耦:當器件開關時,在電源線上會產生瞬態電流,必須衰減和濾掉這些瞬態電流,來自高di /dt源的瞬態電流導致地和線跡“發射”電壓。高d i/dt產生大範圍高頻電流,激勵部件和纜線輻射,流經導線的電流變化和電感會導致壓降,減小電感或電流隨時間的變化可使該壓降最小。


2.7 DSP的硬件降噪技術


2.7.1 板結構、線路安排方麵的降噪技術


(1)采用地和電源平板;

(2)平板麵積要大,以便為電源去耦提供低阻抗;

(3)使表麵導體最少;

(4)采用窄線條(4到8密耳)以增加高頻阻尼和降低電容耦合;

(5)分開數字、模擬、接收器、發送器地/電源線;

(6)根據頻率和類型分隔PCB上的電路;

(7)不要切痕PCB,切痕附近的線跡可能導致不希望的環路;

(8)采用疊層結構是對大多數信號整體性問題和EMC問題的最好防範措施,它能夠做到對阻抗的有效控製,其內部的走線可形成易懂和可預測的傳輸線結構。且要密封電源和地板層之間的線跡;

(9)保持相鄰激勵線跡之間的間距大於線跡的寬度以使串擾最小;

(10)時鍾信號環路麵積應盡量小;

(11)高速線路和時鍾信號線要短且要直接連接;

(12)敏感的線跡不要與傳輸高電流快速開關轉換信號的線跡並行;

(13)不要有浮空數字輸入,以防止不必要的開關轉換和噪聲產生;

(14)避免在晶振和其它固有噪聲電路下麵有供電線跡;

(15)相應的電源、地、信號和回路線跡要平行布景,以消除噪聲;

(16)使時鍾線、總線和片使能端與輸入/輸出線和連接器分隔開來;

(17)使路線時鍾信號與I/O信號處於正交位置;

(18)為使串擾最小,線跡用直角交叉和散置地線;

(19)保護關鍵線跡(用4密耳到8密耳線跡以使電感最小,路線緊靠地板層,板層之間夾層結構,保護夾層的每一邊都有地)。


2.7.2 采用濾波技術降噪方法


(1)對電源線和所有進入PCB的信號進行濾波,在IC的每一個點引腳處用高頻低電感陶瓷電容(14MHz用0.1 mF,超過15MHz用0.01mF)進行去耦;(2)旁路模擬電路的所有電源供電和基準電壓引腳;

(3)旁路快速開關器件;

(4)在器件引線處對電源/ 地去耦;

(5)用多級濾波來衰減多頻段電源噪聲;

(6)把晶振安裝嵌入到板上並且接地;

(7)在適當的地方加屏蔽;

(8)安排鄰近地線緊靠信號線,以便更有效地阻止出現新的電場;

(9)把去耦線驅動器和接收器適當地放置在緊靠實際的I/O接口處,這可降低PCB與其它電路的耦合,並使輻射和敏感度降低;

(10)對有幹擾的引線進行屏蔽和絞在一起,以消除PCB上的相互耦合;

(11)在感性負載上加箝位二極管


軟件方麵的幹擾主要表現在以下幾個方麵:

(1)不正確的算法產生錯誤的結果,最主要的原因是由於計算機處理器中的程序指數運算是近似計算,產生的結果有時有較大的誤差,容易產生誤動作;

(2)由於計算機的精度不高,而加減法運算時要對階,大數“吃掉”了小數,產生了誤差積累,導致下溢的出現,也是噪聲的來源之一;

(3)由於硬件方麵的幹擾引起的計算機出現的諸如:程序計數器PC值變化、數據采集誤差增大、控製狀態失靈、RAM數據受幹擾發生變化以及係統出現“死鎖”等現象。


3.1 采用攔截失控程序的方法


(1)在程序設計時應多采用單字節指令,並在關鍵處插入一些空操作指令,或將有效單字節指令重複幾次,這樣可保護其後的指令不被拆散,使程序運行走上正軌;(2)加入軟件陷阱:當PC值失控使程序失控後,CPU進入非程序區,這時可用一條引導指令,強迫程序進入初始入口狀態,進入程序區,可每隔一段設置一個陷阱;(3)軟件複位:當程序“走飛”時,運行監視係統,使係統自動複位而重新初始化。


3.2 設立標誌判斷


定義某單元為標誌,在模塊主程序中把該單元的值設為某個特征值,然後在主程序的最後判斷該單元的值是否不變,若不同了則說明有誤,程序就轉入錯誤處理子程序。


3.3 增加數據安全備份


重要的數據用兩個以上的存儲區存放,還可以用大容量的外部RAM,將數據作備份。永久性數據製成表格固化在EPROM中,這樣既能防止數據和表格遭破壞,又能保證程序邏輯混亂時不將數據當指令去運行。


4 利用EDA工具設計時應注意的幾個關鍵因素


高速數字電路的設計一方麵需要設計人員的經驗,另一方麵需要優秀的EDA工具的支持,EDA軟件己走向了多功能、智能化。隨著球柵陣列封裝的高密度單芯片、高密度連接器、微孔內建技術以及3D板在印刷電路板設計中的應用,布局和布線已越來越一體化了,並成為了設計過程的重要組成部分。自動布局和自由角度布線等軟件技術已漸漸成為解決這類高度一體化問題的重要方法,利用此類軟件能在規定時間範圍內設計出可製造的電路板。在目前,由於產品上市時間越來越短,手動布線極為耗時,己不能適應要求。因此,現在要求布局布線工具具有自動布線功能,以快速響應市場對產品設計提出的更高要求。


4.1 自動布線技術


由於要考慮電磁兼容(EMC)及電磁幹擾、串擾、信號延遲和差分對布線等高密度設計因素,布局布線的約束條件每年都在增加。在幾年前,一般的電路板僅需 6 個差分對來進行布線,而現在則需600對。在一定時間內僅依賴手動布線來實現這600對布線是不可能的,因此自動布線工具是必不可少的。盡管與幾年前相比,當今設計中的節點(net)數目沒有大的改變,隻是矽片複雜性有所增加,但是設計中重要節點的比例大大增加了。當然,對於某些特別重要的節點,要求布局布線工具能夠加以區分,但無需對每個管腳或節點都加以限製。


4.2 采用自由角度布線技術應注意的方法


隨著單片器件上集成功能的增加,其輸出管腳數目也大大增加了,但其封裝尺寸並沒隨之擴大,再加上管腳間距和阻抗因素的限製,這類器件必須采用更細的線寬。同時,由於產品尺寸的總體減小,意味著用於布局布線的空間也大大減小了。在某些DSP產品中,底板的大小與其上的器件大小相差無幾,元器件占據的板麵積高達80%。某些高密度元器件管腳交錯,即使采用具45°布線功能的工具也無法進行自動布線。而自由角度布線工具具有大的靈活性,能最大限度地提高布線密度;它的拉緊(pull-TIght)功能使每個節點在布線後自動縮短,以適應空間要求;它能大大降低信號延遲,同時降低平行路徑數,有助於避免串擾的產生。利用自由角度布線技術能使設計具有可製造性,並且設計的電路性能良好。


4.3 對高密度器件應采用的技術


最新的高密度係統級芯片采用BGA或COB封裝,管腳間距日益減小,球間距已低至1mm,並且還會繼續降低。這樣就導致封裝件信號線不可能采用傳統布線工具來引出。目前有兩種方法可解決這個問題:(1)通過球下麵的孔,將信號線從下層引出;(2)采用極細布線和自由角度布線,在球柵陣列中找出一條引線通道。對高密度器件而言,采用寬度和空間極小的布線方式是唯一可行的方法,因為隻有這樣,才能保證較高的成品率。現代的布線技術也要求能自動地應用這些約束條件。自由布線方法可減少布線層數,降低產品成本。同時也意味著在成本不變的情況下,可以增加一些接地層和電源層來提高信號的完整性和EMC性能。


4.4 采用其它新的電路板設計、製作技術


微孔等離子蝕刻技術在DSP中的多層板工藝製作中的應用,大大提高了布局、布線工具的性能。應用等離子蝕刻法在路徑寬度內添加一個新孔,不會導致底板本身及製造成本的增加,因為,采用等離子蝕刻法製作一千個孔的成本與製作一個孔的成本一樣低廉。這就要求布線工具具有更大的靈活性,它必須能夠應用不同的約束條件,適應不同的微孔和構建技術的要求。元器件密度的不斷增加也對布局設計產生了影響,布局布線工具總是假設板上有足夠的空間讓元器件釋放機來釋放表麵,以便安裝新的元器件,且不會對板上已有元器件產生影響。但是元器件順序放置會產生這樣一個問題,即每當放置一個新的元器件後,板上每個元器件的最佳位置都會發生改變。這就是布局設計過程的自動化程度低而人工幹預程度高的原因。盡管目前的布局工具對依次布局的元器件數沒什麽限製,但是某些技術人員認為布局工具用於依次布局時實際上是受到限製的,這個限製大約為500個元器件。還有一些技術人員認為當在一個板上放置的元器件多達 4000個時,會產生很大的問題。同順序算法技術相比,並行布局技術能實現更好的自動布局效果。


4.5 三維布局工具


3D工具主要用於目前應用日益廣泛的異形和定形板的布局、布線工作。如 Zuken的Freedom最新工具,它先采用三維底板模型來進行元件的空間布局,再進行二維布線。布線過程還能告知該板是否具備可製造性。布線工具還必須能處理在兩個不同層上采用陰影差分對的設計方法,因為這種設計方法己變得日益重要了。隨著信號頻率的繼續提高,目前己出現了將布局、布線工具同用於虛擬原型的高級仿真工具集成起來的工具,如Zuken的 Hot Stage工具。所以即使在虛擬原型階段也能對布線問題進行考慮。草莓视频在线观看ioses免费下载相信,自由角度布線、自動布局和3D布局等新型軟件技術也會同自動布線技術一樣成為底板設計人員的常用設計工具,設計人員可用這些新工具來解決微孔和單片高密度集成係統中的電磁兼容等新型技術問題。


5 結束語


電磁兼容技術涉及的頻率範圍寬達0~400GHz,研究對象除傳統設施外,涉及從芯片級,到各型艦船、航天飛機、洲際導彈,甚至整個地球的電磁環境。電磁兼容技術也是DSP係統設計所要考慮的重要問題,應采用適當的降噪技術使DSP係統符合EMC標準,它的電磁兼容性是作為重點研究並且有鮮明特點的領域。許多國家不僅各自加強這方麵的研究,還成立了國際性的機構,以便交流和統一規範。


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